生成型AIの波に乗る、半導体業界の次世代DRAM革命

生成型AI時代が到来し、半導体業界の次世代DRAM技術の競争が激化している。これまで半導体のサイズを最大限縮小する微細加工技術力が主要な競争様相であったのに対し、今後は半導体を縦に積み重ねる最先端パッケージング技術が技術競争力の中心となることが予測される。

7日、業界によると、サムスン電子は2030年に3D DRAMを商用化する計画を立て、先制的な研究開発（R&D）を進めているとのことだ。3D DRAMは、データ保存スペースであるセル（Cell）を平面に配置していた従来の構造から脱却し、縦に積み上げて単位面積あたりの容量を増やす技術を適用した半導体だ。

3D DRAMは、従来のDRAMより小さいながらも大容量のデータを処理できる。大容量、高速データ転送速度を始めとした低電力などの高効率性が求められるAI時代に需要が急速に増加すると予測される。

3D DRAMは需要が急増している高帯域幅メモリ（HBM）とも違う。HBMはDRAMの完成品を複数積み重ねたものだが、3D DRAMは単にチップを積み重ねるのではなく、DRAM内部でメモリ素子を縦に積み上げる技術である。

現在のDRAMラムは基板に最大620億個に達するセルを水平に配列している。密集してトランジスタを入れるため電流干渉現象が発生する。3D DRAMはセルを縦に積み上げることでトランジスタの間隔を広げ、干渉現象を減らすことができる。さらに同じ面積にセルをより多く入れることができ、容量も大幅に増える。3D DRAMの基本容量は100ギガビット（Gb）で、現在最も容量が大きいDRAM（36Gb）の3倍に達する。

サムスン電子は、今年3月にアメリカ・シリコンバレーで開催されたメモリ半導体学会 「MEMCON 2024」で、来年3D DRAMの初期バージョンを公開すると発表した。10ナノ（1㎚=10億分の1m）以下のDRAMに垂直チャネルトランジスタ（VCT）を活用する新しい構造だ。ここに製品商用化の時期を具体化させ、次世代メモリ半導体でのリーダーシップを強化する意志を示している。昨年下半期には、マイクロンから3D DRAM技術を開発していたイ・シウ副社長をスカウトした。

半導体産業はこれまで、チップのサイズをどれだけ小さくできるかの最先端微細加工技術力が競争力だった。ファウンドリー（半導体受託生産）企業は競って1ナノ級微細加工量産を推進している。台湾のTSMCは2026年下半期から1.6㎚プロセスを通じた半導体生産を開始すると発表した。インテルは今年中に1.8㎚プロセスを量産すると宣言し、2027年までに1.4㎚超微細プロセスを導入する計画だ。サムスン電子は2025年に2ナノ、2027年に1.4㎚プロセス量産を開始する計画だ。

しかし、半導体プロセスが1ナノ級に進入すると、これ以上微細加工を高度化することが限界に達するというのが専門家たちの見通しである。現在の微細加工は、極紫外線（EUV）でウエハーに回路を彫り込むEUV露光装置が使われている。オランダのASML社によるEUV露光装置が独走している。しかし、露光装置がどんなに進化しても、回路幅が細くなり、回路間隔が狭まるほど、電気信号の干渉や混乱を避けるのが難しくなる。このため、1ナノ級微細加工に入ると、商用化するための適正な歩留まりを確保するのが容易ではないという分析される。そのため、回路微細化と共にトランジスタを様々な立体（3D）構造に変えて限界を克服しようとする技術が次第に注目を集めている。

3D DRAM開発に先立ち、異なる高性能チップを縦に積み重ねる「3Dパッケージ」が、本格的な商用化を控えている。サムスン電子は先月30日に開かれた第1四半期決算発表カンファレンスコールで、「今年の第2四半期に3Dパッケージが可能な4㎚ファウンドリープロセスを準備する」と発表した。パッケージは半導体主要プロセスの「後工程」に該当し、異なるチップを接続して1つのチップのように動作させる。

3Dパッケージを通じて、中央処理装置（CPU）、アプリケーションプロセッサ（AP）、グラフィック処理装置（GPU）などのチップに、別のプロセスで作られたチップを積み上げることが可能になる。現在、AIアクセラレータに使用されるHBMの場合、GPUの隣にHBMを水平に置く2.5Dパッケージ技術が使われている。3Dパッケージはチップを横につなげる必要がないため、スペース利用率が高まり、データ処理速度と電力消費量も減少する。サムスン電子とSKハイニックスは2026年に3Dパッケージ技術で作られた6世代HBM（HBM4）を量産する計画だ。

サムスン電子半導体（DS）部門メモリ事業部商品企画室のキム・ギョンリュン課長はサムスン電子ニュースルームの寄稿文で、「AI技術の成長にはメモリ半導体の発展が必須であり、システムの高性能化に向けた高帯域幅、低電力メモリはもちろん、新しいインターフェースと積層技術も求められている」とし、「2030年の3D DRAM商用化に乗り出す計画」と述べた。